上海2021年10月27日 /美通社/ -- 世芯電子設(shè)計研發(fā)副總裁 James Huang 表示，世芯電子將芯粒革命視為摩爾定律極具成本效益的延伸。
世芯靈活的商業(yè)模式是芯粒和先進封裝的實現(xiàn)的關(guān)鍵。這種靈活性最大限度地提高了內(nèi)部工程專業(yè)知識和ASIC設(shè)計的兼容性。
在臺積電 2021 年開放創(chuàng)新平臺的技術(shù)演講中，James Huang 強調(diào)，芯粒和先進封裝提供了與單片 SoC 相比具有競爭力的成本結(jié)構(gòu)，同時保持了相近的性能和功耗。
James Huang 引用了兩項對芯粒/封裝發(fā)展至關(guān)重要的技術(shù)：一種是臺積電的 3DFabric 和 CoWos® 組合技術(shù)。 另一個是世芯的 APLink 芯粒間互聯(lián) I/0。
APLink 芯粒間互聯(lián) I/0 支持多個芯粒之間的高速數(shù)據(jù)交換。APLink 1.0 的目標是臺積電的 12 納米工藝，而 APLink 2.0 的目標為7納米工藝。5納米工藝的APLink 3.0目前正在進行測試芯片結(jié)果評估，已達到目標線速。APLink1.0和2.0的線路速率分別為1Gbps和4Gbps。
超越眼前的視野，James Huang 向與會者展示了未來的高峰。在詳細介紹 APLink 4.0 時，他透露了以 3 納米為目標的芯粒間互聯(lián) IP。
APLink 4.0 的互連將采用以標準內(nèi)核電壓運行的源同步 I/O 總線。每個 PHY 模塊以 12Tbps 的速度運行，每條 DQ 線路的速度高達 16Gbps，但只有 5 納秒的延遲。這些規(guī)格能支持可靠的系統(tǒng)操作。
APlink 4.0 IP 將支持北/南和東/西方向以及對稱的 PHY 布局排列，這最大限度地減少芯粒間互聯(lián)的信號線長度。
“真正將未來變?yōu)楝F(xiàn)實的是一種靈活的商業(yè)模式，它更符合未來技術(shù)創(chuàng)新需求?！?/span>James Huang 指出。
在實現(xiàn)多芯粒系統(tǒng)設(shè)計時，世芯與客戶的合作模式提供多個起始點，包含產(chǎn)品規(guī)格制訂、SoC 設(shè)計或系統(tǒng)調(diào)試與量產(chǎn)等合作起始點。
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世芯電子股份有限公司成立于 2003 年，總部設(shè)于臺北。提供系統(tǒng)公司高復(fù)雜度、高產(chǎn)量 SoC 設(shè)計及量產(chǎn)服務(wù)。產(chǎn)品的應(yīng)用市場包含 AI 人工智能、HPC 高速運算、娛樂機臺、手機、通訊設(shè)備、計算機及其他消費性電子 IC 產(chǎn)品。世芯致力于為客戶提供最高效益/成本比的解決方案，確?？蛻粢淮瓮镀晒Σ⒖焖賹a(chǎn)品導(dǎo)入市場。世芯成立以來，已完成眾多高階制程（16 納米以下）及高復(fù)雜度 SoC 設(shè)計的成功案例，并于 2014 年 10 月 28 日于臺灣證券交易所掛牌上市（股票代號：世芯-KY: 3661）。目前在美國（硅谷）、日本（新橫濱）、中國大陸（上海、無錫、合肥、廣州、濟南、深圳）和臺灣（新竹）擁有分部。
